Added portmap attribute to _toVerilog to simplify cosimulation
Added portmap attribute to _toVerilog to simplify cosimulation

--HG--
branch : upstream

cfelton/myhdl,jmgc/myhdl-numeric,cfelton/myhdl,jck/myhdl,hgomersall/myhdl,josyb/myhdl,gw0/myhdl,jck/myhdl,cfelton/myhdl,jandecaluwe/myhdl,myhdl/myhdl,juhasch/myhdl,jmgc/myhdl-numeric,josyb/myhdl,juhasch/myhdl,jandecaluwe/myhdl,j-marjanovic/myhdl,jmgc/myhdl-numeric,palashahuja/myhdl,palashahuja/myhdl,hgomersall/myhdl,juhasch/myhdl,hgomersall/myhdl,gw0/myhdl,j-marjanovic/myhdl,myhdl/myhdl,palashahuja/myhdl,palashahuja/myhdl,josyb/myhdl,jck/myhdl,myhdl/myhdl,j-marjanovic/myhdl,gw0/myhdl,jandecaluwe/myhdl